Design of a Ring Amplifier Based Pipeline SAR ADC for Wireless Applications

This thesis, carried out at Infineon Technologies Austria in Villach, presents the system-level design of a Pipeline-SAR ADC and the transistor-level design of a novel dynamic amplifier used as an interstage amplifier in the converter. The ADC is intended for WiFi 160MHz for IoT applications. The target is to achieve 12 bits at 380MS/s in a 22nm CMOS technology. To support the architectural choices, a behavioral MATLAB model of the complete converter is developed, including the main non-idealities and a dynamic model of the reference buffer. The model is used to evaluate different configurations in terms of number of stages and bit distribution among stages. The selected solution is an asynchronous three-stage Pipeline-SAR architecture with a 4-4-6 bit partition and 1 bit of redundancy between stages. A complete noise budget is also derived to quantify the contributions of the different noise sources and to define the specifications of the interstage residue amplifier, identified as the critical block in terms of power consumption and performance. To operate efficiently at a low supply voltage (0.8 V), a dynamic amplifier architecture is adopted: the Ring Amplifier. Three architectures are analyzed and compared, differing in the generation of the stabilization voltage for the amplifier (capacitor-based, resistive, and using diode-connected MOSFETs operating in subthreshold). The diode-connected MOSFET solution is selected due to its better robustness against PVT variations, smaller area occupation, and its lower implementation complexity. The optimized amplifier, equipped with active control of the output common-mode voltage, achieves 127 mV input-referred noise, a THD of -68.8 dB at full-scale, a gain of 7.905, and an average current consumption of 2.32 mA. Finally, the three-stage Pipeline-SAR converter defined in the first part is implemented at circuit level, including the designed Ring Amplifier as the interstage amplifier. Simulation results confirm that, after digital gain calibration, the converter meets the targeted dynamic performance.

Questa tesi, svolta presso Infineon Technologies Austria a Villach, descrive la progettazione a livello di sistema di un ADC Pipeline-SAR e la progettazione a livello circuitale di un innovativo amplificatore dinamico, impiegato come amplificatore interstadio nel convertitore. L’ADC è destinato a ricevitori Wi-Fi a 160 MHz per applicazioni IoT. L’obiettivo è ottenere 12 bit a 380 MS/s in tecnologia CMOS a 22 nm. A supporto delle scelte architetturali, è stato sviluppato un modello comportamentale in MATLAB dell’intero convertitore, comprensivo delle principali non idealità e di un modello dinamico del reference buffer. Il modello è stato utilizzato per valutare diverse configurazioni in termini di numero di stadi del convertitore e suddivisione dei bit tra gli stadi. La soluzione selezionata è un’architettura Pipeline-SAR asincrona a tre stadi con partizione 4-4-6 bit e 1 bit di ridondanza tra stadi. È stato inoltre derivato un noise budget completo per quantificare i contributi delle diverse sorgenti di rumore e per definire le specifiche dell’amplificatore interstadio del residuo, identificato come blocco critico in termini di consumo e prestazioni. Per operare in modo efficiente a bassa tensione di alimentazione (0.8 V) è stata adottata un’architettura di amplificatore dinamico: il Ring Amplifier. Sono state analizzate e confrontate tre architetture che si differenziano nella generazione della tensione per la stabilizzazione dell’amplificatore (a condensatori, resistiva e tramite MOSFET connessi a diodo operanti in sottosoglia). La soluzione a MOSFET connessi a diodo è stata scelta per la migliore robustezza alle variazioni PVT, per la minore occupazione di area e per la minore complessità in termini di implementazione. L’amplificatore ottimizzato, dotato di controllo attivo della tensione di modo comune di uscita, raggiunge 127 mV di rumore riferito all’ingresso, un valore di linearità di THD pari a -68.8 dB con ingresso pari al full-scale, guadagno 7.905 e una corrente media assorbita di 2.32 mA. Infine, è stato implementato a livello circuitale il convertitore Pipeline-SAR a tre stadi definito nella prima parte, includendo il Ring Amplifier progettato come amplificatore interstadio. Il risultato della simulazione conferma che, dopo la calibrazione digitale dei guadagni, il convertitore raggiunge le prestazioni dinamiche previste.