NVM yield and test time modeling for outliers identification on Aurix2G family

This thesis was carried out during a 6-month internship at Infineon Technologies in Padua. Nowadays, embedded flash memory cores occupy a significant portion of the Automotive Systems-on-Chip area, therefore, they strongly contribute to the final yield and test time of the devices. Since yield and test time are the main cost-influencing parameters for the test procedure, the business goal is to reduce test time as much as possible while maintaining product quality and reliability. This thesis takes into consideration some physical parameters of flash memory to be able to predict the test time and performance, using a model. The purpose of the model, first and foremost, is to demonstrate the hypothesis of a correlation between some physical parameters of the flash memory and the yield on one hand, and the test time on another. Furthermore, the final goal is to identify outliers to allow test engineers to know where and how optimization can be implemented. This thesis will focus on data from Aurix2G microcontrollers family. However, the model has been designed to be robust to use for the future as well, as it can provide the same service for the upcoming new generations of microcontrollers.

uesta tesi è stata svolta durante uno stage di 6 mesi presso Infineon Technologies a Padova. Al giorno d’oggi, i core di memoria flash embedded occupano una porzione significativa dell’area dei sistemi on-chip per il settore automobilistico, pertanto contribuiscono fortemente alla resa finale e al tempo di test dei dispositivi. Poiché la resa e il tempo di test sono i principali parametri che influenzano i costi della procedura di testing, l’obiettivo aziendale è quello di ridurre il più possibile i tempi di test mantenendo costante la qualità e affidabilità del prodotto. Questa tesi prende in considerazione alcuni parametri fisici della memoria flash per poter prevedere il tempo di test e la resa, utilizzando un modello. Lo scopo del modello è innanzitutto quello di dimostrare l’ipotesi di una correlazione tra alcuni parametri fisici della memoria flash e la resa e il tempo di test. Inoltre, l’obiettivo finale è quello di identificare i valori anomali per consentire agli ingegneri di test di sapere dove e come implementare l’ottimizzazione. Questa tesi si concentra sui dati della famiglia di microcontrollori Aurix2G. Tuttavia, il modello è stato progettato per essere robusto e utilizzabile anche in futuro, in quanto potrà fornire lo stesso servizio anche per le prossime nuove generazioni di microcontrollori.