Progetto e modellazione di un DAC per un sistema DCO in un PLL digitale ad alte prestazioni

Automotive radar applications pose severe requirements in terms of phase noise and linearity for good accuracy and reliability. The key component which occupies to be in line with such performances is the Phase Locked Loop (PLL). In particular, digital PLLs (DPLLs) has become a very attractive solution to overcome area and power consumption penalties required by the analog counterpart in order to get good performances. Despite that, digital implementation may be affected by spurs compromising the overall system validity. Specifically, the core object of the DPLL which occupies to translate the digital word into an oscillating analog voltage, i.e. the Digital Controlled Oscillator (DCO), may be affected by spur problem due to its input sampling frequency. To overcome this issue, an equivalent DCO block composed by the cascade of a Digital-to-Analog Converter (DAC), a low pass filter and Voltage Controlled Oscillator (VCO) is proposed. This thesis aims to provide a detailed analysis of the DAC and its output filtering stage so to properly drive the subsequent oscillator. To do so, the survey starts with an initial investigation of system-level implications of this solution, retrieving the specifications required by the converter. The designing process has been supported by several circuit simulations so to satisfy system requirements over process, voltage and temperature variations. Moreover a layout implementation is proposed highlighting the possible limits of using scaled technologies. The entire work is not only accompanied by circuital simulations but also by system level analysis thanks to the developing of a behavioural DAC model. This provides a further study of the DAC in relation to possible digital techniques which can be adopted and its impact on PLL level. In general, good results are achieved, especially for the obtained spur suppression.

I radar automotive richiedono specifiche rigide in termini di phase noise e linearità ai fini di ottenere una buona accuratezza e affidabilità. Il componente chiave che permette di essere in linea con tali prestazioni è il Phase Locked Loop (PLL). In particolare, i PLL digitali (DPLLs) sono diventati una soluzione molto attraente per superare i vincoli di area e consumo di potenza richiesti dalla versione analogica. Nonostante ciò, l'implementazione digitale può essere affetta da spurie che possono compromettere la validità del sistema. In particolare, il cuore del DPLL che si occupa di tradurre la parola digitale in una tensione di oscillazione, ossia l'oscillatore controllato digitalmente (DCO), può essere affetto dal problema di spuria a causa della frequenza di sampling del segnale in ingresso. Per ovviare al problema, un blocco equivalente al DCO composto dalla cascata di un convertitore digitale-analogico (DAC), un filtro passa-basso e un oscillatore controllato in tensione (VCO) è proposto in questo lavoro. L'obiettivo di questa tesi è di fornire un'analisi dettagliata relativa al DAC e al suo stadio di uscita per andare a pilotare correttamente l'oscillatore. Per fare ciò, la trattazione parte da un'investigazione sulle possibili implicazioni a livello di sistema di questa soluzione, andando quindi a derivare le specifiche richieste dal convertitore. La fase di progettazione è stata supportata da numerose simulazioni circuitali per permettere di rispettare le specifiche su possibili variazioni di processo, tensione e temperatura. Inoltre, si propone un'implementazione a layout, evidenziando i possibili limiti dello scaling tecnologico. L'intero lavoro non è solamente accompagnato da simulazioni circuitali ma anche da analisi a livello di sistema grazie allo sviluppo di un modello comportamentale del DAC. Ciò permette di ampliare lo studio del convertitore in relazione alle potenziali tecniche digitali che possono essere adottate e il suo impatto sul PLL. In generale, la soluzione permette di ottenere buoni risultati, soprattutto in termini di attenuazione della spuria.