Sistema di collaudo per decodificatori implementati su FPGA

Realizzazione di un sistema di collaudo per decodificatore basato sull'algoritmo di Viterbi. Il sistema è stato realizzato con approccio modulare per essere adattabile alla verifica di altri decoder con minime modifiche. Si basa su un programma in Java per la parte di controllo e una struttura in VHDL per l'interfaccia verso il decoder FPGA