Realizzazione di un sistema di collaudo per decodificatore basato sull'algoritmo di Viterbi. Il sistema è stato realizzato con approccio modulare per essere adattabile alla verifica di altri decoder con minime modifiche. Si basa su un programma in Java per la parte di controllo e una struttura in VHDL per l'interfaccia verso il decoder FPGA
Sistema di collaudo per decodificatori implementati su FPGA
Caliolo, Daniele
2009/2010
Abstract
Realizzazione di un sistema di collaudo per decodificatore basato sull'algoritmo di Viterbi. Il sistema è stato realizzato con approccio modulare per essere adattabile alla verifica di altri decoder con minime modifiche. Si basa su un programma in Java per la parte di controllo e una struttura in VHDL per l'interfaccia verso il decoder FPGAFile in questo prodotto:
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https://hdl.handle.net/20.500.12608/14850