Per primo si è realizzato uno studio del Real Number Modeling. Esso mira a sostituire i blocchi analogici presenti in un circuito Mixed-Signal con modelli realizzati attraverso linguaggi HDL, al fine di emulare la funzionalità di un intero dispositivo in simulatori ad eventi tipicamente digitali. L'elaborato comprende anche esempi di applicazione in VHDL. Si analizza inoltre l'Assertion Based Verification in Mixed-Signal e come implementare le asserzioni analogiche in SystemVerilog Assertion

Studio ed applicazione delle tecniche di Real Number Modeling e Assertion Based Verification al progetto di circuiti mixed-signal. Study and application of Real Number Modeling and Assertion Based Verification techniques to mixed-signal circuit design

Vallese, Pietro
2014/2015

Abstract

Per primo si è realizzato uno studio del Real Number Modeling. Esso mira a sostituire i blocchi analogici presenti in un circuito Mixed-Signal con modelli realizzati attraverso linguaggi HDL, al fine di emulare la funzionalità di un intero dispositivo in simulatori ad eventi tipicamente digitali. L'elaborato comprende anche esempi di applicazione in VHDL. Si analizza inoltre l'Assertion Based Verification in Mixed-Signal e come implementare le asserzioni analogiche in SystemVerilog Assertion
2014-12-09
Real Number Modeling, RNM, VHDL, tempo discreto, Assertion Based Verification, ABV, SystemVerilog Assertion, SVA, asserzioni
File in questo prodotto:
File Dimensione Formato  
Tesi.pdf

accesso aperto

Dimensione 4.7 MB
Formato Adobe PDF
4.7 MB Adobe PDF Visualizza/Apri

The text of this website © Università degli studi di Padova. Full Text are published under a non-exclusive license. Metadata are under a CC0 License

Utilizza questo identificativo per citare o creare un link a questo documento: https://hdl.handle.net/20.500.12608/19076