Hardware Implementation of a Spiking Neural Network for online processing of muon detectors datastream

Spiking Neural Networks (SNNs) hold the potential to revolutionize neuromorphic computing by better emulating the human brain's natural processing capabilities, offering in turn significant advantages in terms of power efficiency and real-time performance. This thesis focuses on the detailed RTL (Register Transfer Level) modeling and FPGA (Field Programmable Gate Array) resource mapping of a general architecture for SNNs, so providing a comprehensive description of the design steps which lead to its final realization. Emphasis has been placed on the hardware-level representation of individual SNN components, specifically leveraging the Leaky Integrate-and-Fire (LIF) neuron due to its computational efficiency. Key to this approach is the efficient handling of fixed-point arithmetic to optimize resource utilization on the FPGA. Various optimization strategies, such as pipelining, loop unrolling, and resource sharing, are employed to maximize performance and minimize resource overhead. The implementation is validated through both functional simulations and synthesis results, providing insights into the design's resource utilization, timing performance, and power consumption. To benchmark the SNN, a classification problem has been tackled submitting to the network two standard timeseries datasets. Moreover, an innovative application for the SNN is proposed regarding the problem of filtering the noisy datastream of drift-tube-chambers muon detectors employed in fundamental research in Particle Physics. In this context, the SNN is used within the muon trigger system, for which ultra-low latency hardware implementation is required. Finally, a comparative analysis is performed with an ASIC implementation using 130nm technology custom cell libraries. This second possibility, although more optimized under some aspects, will be shown to lack the substantial benefits in terms of reconfigurability, rapid prototyping capabilities and further integration with other systems, such as IP cores for handling communications.

Le Reti Neurali Impulsive (SNN) hanno il potenziale per rivoluzionare il calcolo neuromorfico, riuscendo ad emulare più fedelmente le capacità di elaborazione naturale del cervello umano, ed offrendo in tal modo significativi vantaggi in termini di efficienza energetica e prestazioni in tempo reale. Questa tesi si concentra sulla dettagliata modellazione a livello RTL (Register Transfer Level) e sulla mappatura delle risorse necessarie su FPGA (Field Programmable Gate Array) di un'architettura generale per le SNN, fornendo una descrizione completa dei passaggi progettuali che ne portano alla realizzazione finale. L'enfasi è stata posta sulla rappresentazione a livello hardware dei singoli componenti della SNN, utilizzando in particolare il neurone Leaky Integrate-and-Fire (LIF) per la sua efficienza computazionale. Chiave per questo approccio è la gestione efficiente dell'aritmetica in virgola fissa per ottimizzare l'utilizzo delle risorse su FPGA. Varie strategie di ottimizzazione, come il pipelining, il loop unrolling e la condivisione delle risorse, vengono impiegate per massimizzare le prestazioni e minimizzare il consumo di risorse. L'implementazione è validata attraverso simulazioni funzionali e risultati di sintesi, mostrando l'utilizzo delle risorse, il rispetto dei vincoli temporali e il consumo energetico del circuito. Per valutare la SNN, sono stati affrontati dei problemi di classificazione sottoponendo alla rete due dataset espressi come serie temporali standard. Viene inoltre proposta un'applicazione innovativa per le SNN, concernente il problema del filtraggio del rumoroso flusso di dati proveniente dai rivelatori di muoni delle camere a fili impiegate nella ricerca fondamentale in fisica delle particelle. In questo contesto, la SNN verrebbe utilizzata all'interno del sistema di trigger per i muoni, che impone l'utilizzo di hardware che possa garantire una latenza bassissima. Infine, viene eseguita un'analisi comparativa con un'implementazione ASIC effettuata con librerie di celle standard basate su tecnologia a 130nm. Questa seconda implementazione, sebbene più ottimizzata sotto alcuni aspetti, manca dei sostanziali benefici in termini di riconfigurabilità, capacità di prototipazione rapida e ulteriore integrazione con altri sistemi, come processori proprietari per la gestione delle comunicazioni.