The purpose of this thesis is to design and test a Field Programmable Gate Array (FPGA) based platform to implement quantum communication algorithms, which are used in Quantum Key Distribution (QKD) during the post-processing stage. The developed system is based on a processor that implements the RISC-V architecture, it is called NEORV32. The choise of using this kind of configuration is due to the versatility and efficiency in terms of power consumption it can offers.The main purpose of the tests is to evaluate the system’s performance in terms of speed and power consumption, through the implementation of an algorithm called biaser. This algorithm essentially creates bits with an arbitrary probability distribution, starting from a randomly generated bitstream, which is used through other specific processes in QKD to increase the protocol’s efficiency regarding key generation.
L’obiettivo di questa tesi è quello di creare e testare un sistema basato su una piattaforma Field Programmable Gate Array (FPGA), su cui poter implementare degli algoritmi per comunicazioni quantistiche, usati in particolare nella Quantum Key Distribution (QKD) durante la fase di post-processing. Il sistema sviluppato si basa su un processore soft-core che implementa l’architettura RISC-V, chiamato NEORV32. La scelta di adottare questa configurazione è dovuta alla sua ottima versatilità ed efficienza in termini di consumo. Il principale scopo dei test è quello di valutare le prestazioni del sistema in termini di velocità e consumo di potenza, utilizzando l’implementazione di un algoritmo chiamato biaser. Tale algoritmo sostanzialmente si occupa di produrre dei bit con una distribuzione di probabilità arbitraria, partendo da un flusso di bit generati in modo casuale. Quest’ultimo viene sfruttato nella QKD per riuscire, tramite altri processi di elaborazione specifici, a incrementare l’efficienza del protocollo riguardante la generazione della chiave.
Sviluppo e Implementazione di algoritmi di post-processing per Comunicazioni Quantistiche su un sistema RISC-V in FPGA
SPECIA, ALEX
2023/2024
Abstract
The purpose of this thesis is to design and test a Field Programmable Gate Array (FPGA) based platform to implement quantum communication algorithms, which are used in Quantum Key Distribution (QKD) during the post-processing stage. The developed system is based on a processor that implements the RISC-V architecture, it is called NEORV32. The choise of using this kind of configuration is due to the versatility and efficiency in terms of power consumption it can offers.The main purpose of the tests is to evaluate the system’s performance in terms of speed and power consumption, through the implementation of an algorithm called biaser. This algorithm essentially creates bits with an arbitrary probability distribution, starting from a randomly generated bitstream, which is used through other specific processes in QKD to increase the protocol’s efficiency regarding key generation.File | Dimensione | Formato | |
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https://hdl.handle.net/20.500.12608/71148