Real-time calibration of an FPGA-based Time-to-digital Converter for Quantum Communication

This thesis presents the design and implementation of a real-time calibration module for a Time- to-Digital Converter (TDC) implemented on a Field-Programmable Gate Array (FPGA) within the ZedBoard development platform, based on the Zynq-7020 SoC, targeting applications in Quantum Key Distribution. The TDC is structured on a Tapped Delay Line (TDL) and employs the Fenwick Tree for the efficient management of both the Histogram and the Cumulative Dis- tribution of events. This work introduces a Bin-by-Bin calibration methodology that is capable of dynamically adapting to environmental variations, such as temperature fluctuations, without interrupting data acquisition. Experimental tests confirm the system’s stable and reduced jitter across the temperature range, thereby showcasing its efficacy in real-world scenarios. Further- more, the thesis demonstrates the efficiency of FPGA resource utilization and the scalability of the proposed system.

Questa tesi affronta la progettazione e l’implementazione di un modulo di calibrazione in tempo reale per un convertitore Tempo-Digitale (Time to Digital Converter, TDC) implemen- tato su chip digitale programmabile (Field-Programmable Gate Array, FPGA) sulla piattaforma di sviluppo ZedBoard, basata sul SoC Zynq-7020, con applicazioni rivolte alla Distribuzione Quantistica delle Chiavi (QKD). Il TDC è basato su una linea di ritardo (Tapped Delay Line, TDL) e impiega una struttura ad albero di Fenwick per la gestione efficiente sia dell’istogramma degli eventi sia della loro distribuzione cumulativa. Il lavoro introduce una metodologia di calibrazione Bin-by-Bin capace di adattarsi dinamicamente alle variazioni ambientali, come le fluttuazioni di temperatura, senza interrompere l’acquisizione dei dati. I test sperimentali con- fermano la stabilità del sistema e il ridotto jitter su un ampio intervallo termico, dimostrando l’efficacia in scenari applicativi reali. Inoltre, la tesi evidenzia l’efficienza nell’utilizzo delle risorse FPGA e la scalabilità dell’architettura proposta.