Core FFT per implementazione su FPGA

Nel presente lavoro di Tesi è stato sviluppato il core di un dispositivo in grado di svolgere l'algoritmo FFT. Tale core è costituito fondamentalmente dalla buttefly ovvero l'unità aritmetica dell'algoritmo. Il dispositivo è stato implementato, tramite linguaggio VHDL, per essere utilizzato su FPGA della Xilinx. L'utilizzo di tale tecnologia consente di ottenere un oggetto riconfigurabile nelle sue grandezze principali